<a href="https://ars.els-cdn.com/content/image/3-s2.0-B978012800056400008X-f08-09-9780128000564.jpg">https://ars.els-cdn.com/content/image/3-s2.0-B978012800056400008X-f08-09-9780128000564.jpg</a><div><br></div><div>i know where i got the impression that TLBs are a CAM from: see the bottom left of the image? that&#39;s a classic circuit for a CAM.  multiple compares (XORs) plus MUX-en plus OR cascade.</div><div><br></div><div>interestingly it is the *way* (column) that is the CAM, not the set (row).</div><div><br></div><div>i am still not seeing where the inefficiency (gate delay) comes from.  the only possibility i can think of, the rows contain *all* ways then index them as a Shift Register.</div><div><br></div><div>i would have done the organisation of the TLB a little differently: 4 ways ==&gt; 4 separate 64 bit straight linear SRAMs of 64 entries each, rather than 64 entries with 4x64 bits in each row.</div><div><br></div><div>was there a reason why it wasn&#39;t done that way?</div><div><br></div><div>l.</div><br><br>-- <br>---<br>crowd-funded eco-conscious hardware: <a href="https://www.crowdsupply.com/eoma68" target="_blank">https://www.crowdsupply.com/eoma68</a><br><br>